Der 82C481 überwacht die Signale zwischen CPU, DRAM-Refresh-Logik sowie DMA/Master-Devices. Er verwaltet HRG und RFSHRG indem er eine HOLD-Anforderung an die CPU erzeugt. Die CPU reagiert auf ein aktives HOLD-Signal mit HLDA und setzt nach Beenden des aktiven Buszyklus die meisten Ausgänge und I/0-Abschlüsse in einen hochohmigen Zustand. Nach der Freigabe des Busses durch die CPU per HLDA-Signal kann nun der 82C481 RFSH oder HLDAO erzeugen.
Die Steuerung zwischen Refresh und DMA/ Master basiert auf FIFO-Priorität. RFSHRO wird intern gehalten und unmittelbar nach DMA/Master bedient, wenn RFSHRG nach HRG anstand. HRO wiederum muss bis zur Bedienung aktiv bleiben, wenn RFSHRG zuerst anstand. Während eines Refresh-Zyklus wird die Refresh-Adresse auf die Adressleitungen XA0 bis XA9 gelegt und XMR wird zwei Takte von SYSCLK nach RFSH aktiviert.
Ein AT-Buszyklus wird durch ALE im ATTS1-Status eingeleitet. Mit der fallenden Flanke von ALE wird M16 für einen Speicherzyklus ausgewertet, um die Busgröße festzulegen, gelangt danach in den AT-TCStatus und erzeugt das Command Signal. Für einen I/0-Zyklus wird nun 1016 nach der fallenden Flanke von ALE bis zum Ende des Befehls abgetastet. Der Befehlszyklus verlängert sich, wenn CHRDY inaktiv ist. Er wird beendet, wenn NOWS auf dem AT-Bus den Betrieb mit 0 Wartezyklen anzeigt. Nach Ablauf der Wartezyklen schaltet sich die AT State Machine selbst ab und übergibt intern das Signal READY an die CPU State Machine um ein synchrones READY an den i486 zu liefern.
Ein gesetztes Bit 4, genannt STRETCH, in REG00 des 82C481 (siehe Tabelle 1) ermöglicht ein verlängertes ATCLK. ATCLK bleibt dann vom Anfang eines Buszyklus solange High, bis der 82C481 das AF32-Signal vom 82C482 erhält. Daraufhin startet sofort ein AT-Buszyklus, ohne auf die Synchronisation mittels ATCLK zu warten. Ein lokaler Speicherzyklus setzt ATCLK wieder auf Low.
DMA und Bus-Master teilen sich den gleichen Anschluss HRG. Wenn der 82C481 das HRG-Signal erkennt, sendet er ein HOLD an die CPU. Nach Beenden des laufenden Zyklus setzt die CPU das HLDA-Pin, und gibt damit den Bus frei. Der 82C481 gibt HLDAO an das anfordernde Device, das daraufhin seinerseits die Bussteuerung übernehmen muss. Während einer akiven HLDAO-Periode ist die einzige Möglichkeit, zwischen einem DMA- und Bus Master-Request zu unterscheiden, die Signale DMA8 und DMA16 zu überwachen. DMA8/DMAl6 aktiv zeigt einen 8- oder 16-Bit DMA-Transfer an, beide Signale inaktiv lassen auf einen Master-Zyklus schließen.

Der 82C481 enthält alle Logiken auf den Port B eines PC, XT oder AT. Bei den alten PCs und XTs wurde dieser separat mit einem 8255-Baustein aufgebaut. Mit diesem Port erreicht man zum Beispiel den PC-Lautsprecher und die Paritätslogik. Port B erreicht man über die I/0-Adresse 61 H. In Tabelle 2 sind die Bits und deren Funktionen aufgelistet.
Obwohl der Name eigentlich anders vermuten lässt, hat der NMI (Non Maskable Interrupt) bis kurz nach dem Einschalten nichts zu melden. Gesteuert wird das Ganze mit Bit 7 im 1/0-Port 70H. Ein NMI wird ausgelöst wenn NMI und und die Bits ENAIOCK/ ENBRAMPCK im Port-B-Register eingeschaltet sind sowie ein IOCHK oder PCK auftritt (siehe Registerbeschreibung).

Im 82C481 gibt es zwei Byte, die als Konfigurationsregister dienen: REG00 und REGO1 (siehe Tabelle 3 und 41. Um für die Spezialbausteine möglichst wenig 1/0-Ports im Adressbereich der CPU zu belegen, wird auf die beiden Register des Bausteins mit einem Trick zugegriffen. Kenner von EGAund VGA-Karten werden diese Zugriffsart wieder erkennen. Um in die Register zu schreiben oder aus diesen zu lesen, muss man folgende zwei Schritte durchführen:
1. Ausgabe der Indexadresse des zu schreibenden oder zu lesenden Registers auf Port 22H und
2. Lesen oder Schreiben der Daten auf Port 24H.
Jedem Zugriff auf Port 24H muss eine IndexAusgabe auf Port 22H vorangegangen sein, auch wenn der Zugriff auf das gleiche Register wie zuvor erfolgen soll. Diese Methode wendet man auch für die Register des 82C482 an, die Speicherstellen bleiben für den Baustein die selben.

Neben diesen Funktionen besitzt der 82C481 noch drei weitere Wesentliche Funktionsgruppen: Die Daten-Latches, die Parity-Fehlererkennung für die RAMs und die Kontroll-Logik für den Cache.
Alle Lesezyklen über den AT-Bus wandern über einen Latch im 820481. Dabei wird nicht nur für Buskonvertierung gesorgt, sondern auch das „AT-Cycle-Read°-Kommando unterstützt. Dieses kann abgebrochen werden, bevor die CPU die Daten übernommen hat.
Bei Schreibzugriffen auf das RAM der CPUPlatine generiert der 82C481 gerade Parität für jedes der vier Bytes der 32 Datenbits. Dieses Paritätsbit wird in dem neunten Bit der RAMs gespeichert. Bei jedem Lesezugriff wird ebenfalls das Paritätsbit überprüft. Ist das Ergebnis der Paritätsprüfung nicht mehr gerade, wird ein NMI ausgelöst. Dass der NMI von der Paritätsprüfung stammt, signalisiert der 82C481 und auch jeder andere AT nach dem Industrie-Standard mit einem gesetzten Bit 7 in Port B. Der NMI muss dafür natürlich, wie weiter oben beschrieben, mit einem gesetzten Bit 7 im I/0-Port 70H eingeschaltet sein. Die Paritätsprüfung schaltet man mit einem gesetzten Bit 2 in Port B ab. Der 82C481 unterstützt zu guter letzt eine Direct Map/Write-through Cache Memory Control Logic.

Der 82C482 generiert die Signale DDIR, DLTACH, LOCAL und ENXD für die Systemsteuerung. DDIR steuert die Richtung des Datenflusses in den oder aus dem Datenpuffer im 82,C481. DLTACH hält die Daten vom DRAM für die Paritätsprüfung. LOCAL wird für lokale Speicherzugriffe verwendet und ENXD für I/0-Zugriffe auf die internen Register des 82C482. Insgesamt stehen 13 dieser Register zur Verfügung, die wir im nachfolgenden besprechen. Der Zugriff auf diese Register erfolgt ebenfalls, wie beim 82C481, über die I/0-Ports 22H und 24H. Port 22H gibt wieder die Index-Adresse an, über die wir das gewünschte Register erreichen.
Der 82C482 ist außerdem der Baustein, der ständig mit dem Speicher zu tun hat, denn er übernimmt die Speicherverwaltung. Der Baustein unterstützt den Page Mode, Page Interleave und den Burst Mode des 1486. Außerdem verwaltet er das Shadow-RAM. Der Baustein besteht aus den fünf Funktionsblöcken: Memory Interface Logic, Cache Interface Logic, System Interface Logic, den oben erwähnten Konfigurations-Registern und den Adress-Latches.
Der erste Block ist die Memory InterfaceLogik. Sie verwaltet und erkennt die einzelnen Speicherbänke. Durch sie ist es außerdem möglich, zwei Speicherbänke mit verschiedenen RAMs zu verwenden. Bis zu vier Bänke, bestehend aus 256K x 36 Bit oder IM x 36 Bit, kann der Chip verwalten. Aus Platzgründen auf der Platine stehen uns allerdings nur zwei Bänke zur Verfügung. Jede Speicherbank besteht wiederum aus vier 9Bit Bänken (8 Datenbit und 1 Paritätsbit). Die unterstützten Speicheraufteilungen sind in Tabelle S zusammen gefaßt. Uns interessieren dabei allerdings immer nur die Möglichkeiten, bei denen wir die ersten beiden Bänke benutzen.
Die „Page-Interleave"-Betriebsart (siehe Kasten „Speicher-Interleavel ist nur für die Kombinationen möglich, bei denen zwei oder vier gleiche RAM-Bänke bestückt sind, sonst wird der Page-Mode verwendet. Ein
Beispiel: In der Konfiguration 4 betreibt man die Bänke 0 und 1 zusammen in der Zwei-Wege-Page-Interleave-Betriebsart. Bank 3 arbeitet nur im Page-Mode betrieben. Bei der fünften Konfiguration unterstützen alle Bänke den Interleave, hier sogar der Vier-WegePage-Interleave.
Der zweite Funktionsblock befaßt sich mit den Wait-States für RAM und ROM sowie mit den Refresh-Zyklen der DRAMs. Er generiert die Signale RAS, CAS und MWE. Außerdem liefert dieser Block die Adresse für Speicherzugriffe und generiert das ROMCS-Signal für Zugriffe auf das EPROM. Bei einem Lesezyklus auf die DRAMs kann der Prozessor bis zu 3 Waitstates warten, Schreibzyklen lassen sich maximal um einen Waitstate verlängern. Die Anzahl der Waitstates wird im Konfigurationsregister 4 des 82C482 eingestellt (siehe Tabelle 1). Zugriffe auf das EPROM können entweder in einem 8-Bit oder einem 16-Bit Zyklus erfolgen.

Kommen wir zum dritten Funktionsblock des 82C482, der das Shadow-RAM verwaltet und das Memory Remapping steuert. Shadow-RAM braucht man eigentlich nur deshalb, weil der Speicherzugriffe auf ROM wesentlich länger dauern als auf RAM. Deshalb kopiert man das BIOS ins RAM, und schon wird's flotter. Dieses RAM blendet man anschließend an genau der gleichen Stelle wie das ROM ein, daher der Name. Das Remapping benötigt man nur dann, wenn man kein Shadow-RAM eingeschaltet hat. Dann kann man den ungenutzten Speicher unter den BIOS-Adressen als Extended-Memory nutzen. Immerhin gewinnt man dadurch 384 KByte. Über Register Null (REG00) steuert man die Funktion (Tabelle 6).
Bei unserer Mega-Station kann man Shadow-RAM überall in den Bereichen von C0000H bis FFFFFH einblenden, so dass BIOS, Video-BIOS, Festplattenkontroller und auch die Karten mit den exotischsten ROM-Adressierungen in den Genuss des schnelleren Speichers kommen. Die entsprechenden Register.
Die Shadow-RAM-Funktion wird durch die Konfigurationsregister 1, 2 und 5 festgelegt (siehe Tabellen 7, 8 und 11). Übrigens ist es durch die Shadow-RAM-Funktion recht einfach möglich, das BIOS zu patchen.

Um den mancherorts etwas belächelten Cache des 486ers aufzustocken, kann man mit dem Opti-Chipsatz einen zweiten Cache aufbauen. Einzige Bedingung: Dieser Cache muss als Direct-Mapped-Write-through-Architektur aufgebaut sein. Auf dem Modular-486-Board plagt uns allerdings der Platzmangel: Der zweite Cache ist nicht vorgesehen. Außerdem kann man maximal zwei Speicherblöcke festlegen, die der Cache nicht antasten darf. Mit den Registern 7 bis 12 bestimmt man die Funktion des Cache und die Adressen des Tabu-Bereichs (Tabelle 13 bis 18). Auf unserer Platine ist der Cache aus Platzmangel jedoch nicht eingebaut.
Der letzte Funktionsblock im 82C482 sind die Address Latches. Sie speichern CPU- und XA-Adresse zwischen. Die CPU-Adreßleitungen halten die Signale ALE und EALE, um die XA-Adressen während der CPU Zyklen zu generieren. Die XA-Adreßleitungen dienen als Eingänge für DMA-, MASTERund REFRESH-Zyklen. Für DMA- und MASTER-Schreibzyklen verbindet die Elektronik die XA-Adreßleitungen mit den 486erAdreßleitungen, um zu gewährleisten, dass die Daten im Cache denen im RAM entsprechen.

Für die Steuerung von I/O, DMA und Interrupts kommt in der 486-Mega-Station der 82C206 zum Einsatz. Dieser Baustein übernimmt einige Funktionen von Peripheriebausteinen, die in alten ATs zum Einsatz
kamen. Darunter sind zwei 8237 DMA-Controller, ein 8243 Timer/Counter, zwei 8259 Interrupt-Controller und ein 8254 Timer/ Counter von Intel sowie eine 146818 Echtzeituhr von Motorola. Hinzu kommt die Funktion des Standard-ITL-Bausteins 74LS612.
Die beiden DMA-Controller stellen vier DMA-Kanäle für 8-Bit-Transfers (DMA1) und 3 Kanäle für 16-Bit-Transfers (DMA2) zur Verfügung, wobei der erste 16-Bit DMAKanal für Kaskadierung verwendet wird. Für die DMA-Zyklen lassen sich die Waitstates variieren.
Der 82C206 bietet mit jedem Interrupt-Controller 8 Interrupt-Kanäle. Wie bei anderen ATs auch ist einer der 8 Eingänge des ersten Interrupt-Kontrollers mit dem Ausgang des zweiten Verbunden. Insgesamt stehen dem System demnach 15 Interrupts zur Verfügung.
Die drei unabhängigen Zähler steuert der Clock Input Pin, der unabhängig von allen anderen Clock-Eingängen ist. Zähler 0 ist mit Interrupt 0 des ersten Interrupt-Controllers im 82C206 verbunden. Er ist als sogenannter Multi-Level-Interrupt für universelle Aufgaben, wie zum Beispiel Task-Switching, vorgesehen. Zähler 1 kann man auf Pulse oder Rechtecke für externe Quellen pro
grammieren. Der dritte Zähler ist ein vollwertiger Counter/Timer mit einem Gate Eingang um den internen Counter zu steuern. Diesen Kanal setzt man entweder als Intervall-Zähler, Timer oder als Pulsgenerator ein.
Die Echtzeituhr im 82C206 enthält zusätzlich zum Datum und der Uhrzeit 114 Bytes RAM, das berühmt-berüchtigte CMOS-RAM. In diesem sind systemspezifische Daten für die Diskettenlaufwerke, Festplatten und Video-Adapter gespeichert. Eine Lithium-Batterie auf der 486er-Karte versorgt das RAM mit Strom, so daß es auch nach dem Ausschalten seinen Inhalt nicht vergißt.

Bei der Mega-Station kommt dabei das BIOS von Award Software zum Einsatz, das speziell für den Opti-Chipsatz umgestrickt wurde. Es unterstützt die Shadow-RAM-Funktionen ebenso wie den integrierten Cache-Controller des 1486-Prozessors. Wie bei anderen ATs auch, führt es in der Mega-Station als erste Amtshandlung einen System- und Speichertest durch. Während der Computer das RAM fleißig beackert, kommt man mit den Tasten Ctrl-Alt-Esc in das Setup-Programm. Hier lassen sich Datum, Uhrzeit, Disketten-