Anschlussbelegung der Z80 PIO history menue Letztmalig dran rumgefummelt: 11.01.05 04:36:01
Implementiert in ein 40-poliges DIL-Gehäuse präsentiert sich die Z80-PIO mit einem 8 Bit breitem Daten-BUS als Parallel-Input-Output-Unit mit 4 Betriebsarten sowie 3 leitungsfähigen Interruptmodi. Der PIO verfügt über nur eine 5 Volt-Versorgungsspannung, einen Einphasentakt sowie eine Handshake-Lgik für die Kommunikation mit peripheren Geräten. Alle Ausgänge sind TTL-kompatibel und können eine Standardlast treiben.
1. Anschlussdokumentation
2. Typische Zusammenschaltung mit Komponenten des Systems
3. Technische Daten

Pinbelegung des Z80-PIO

Schematische Struktur des Z80-PIO

Funktionale Pinbelegung des Z80-PIO

Schalttungstechnische Pinbelegung des Z80-PIO
... und hier die Anschlussbelegungen fehlerfrei als DIGCAD 4.0 Zeichnungen - gepackt als ZIP-Archiv zum Download
1. Anschlussdokumentation history menue scroll up
D0 ... D7 Data-Bus (bidirektional, tristate)

Über den Datenbus des Systems U880 erfolgt der eigentliche Informationsaustausch zwischen der CPU und der Ein-/Ausgabe-Einheit; es werden alle Daten- und Steuerwörter übertragen.
B/A Sel Port B/A Select (Eingang, H-aktiv)

Mit diesem Pin erfolgt die Auswahl des Ports (A oder B), mit dem der Datenaustausch erfolgen soll. L-Pegel selektiert Port A, H-Pegel Port B. Üblicherweise wird die CPU-Adresse A0 für diese Funktion verwendet.
C/D Sel Control/Data Select (Eingang, H-aktiv)

Dieses Signal legt fest, ob im laufenden 1/0-Zyklus der CPU das Wort, das in das durch Pin B/A Sel ausgewählte Port eingeschrieben bzw. ausgelesen wird, ein Daten- oder ein Steuerwort darstellt. Bei L-Pegel erfolgt ein ein Datenaustausch mit dem Eingabe- bzw. Ausgaberegister des Ports; im anderen Fall werden die Steuerregister des Kanals programmiert. Für diese Funktion wird i. allg. die CPU-Adresse A1 verwendet. 

CP Clock Pulse (Eingang, 5-V-Pegel)

Der Systemtakt dient zur internen Synchronisation der meisten zeitlichen Abläufe der IS U855.
CE Chip Enable (Eingang, L-aktiv)

Mit diesem Signal (L-Pegel) erfolgt die Aktivierung der PIO und somit die Ermöglichung des Datenaustauschs mit der CPU. Das CE-Signal wird üblicherweise in einem Adressdekoder aus den CPU-Adressen A2... A7 gewonnen.
M1 Machine Cycle 1 (Eingang, L-aktiv)

Das Signal M1 (Maschinenzyklus 1 der CPU) ist ein Steuersignal der CPU, das zur Kennzeichnung des Befehlsholezyklus (op-code fetch) dient. In Verbindung mit dem PIO-Baustein hat es die Aufgabe, die Interruptlogik zu synchronisieren (insbesondere bei der Interruptquittierung und bei der Erkennung des RETI-Befehls am Ende eines Unterprogramms). Das Pin hat außerdem die folgende zusätzliche Funktion: Ein L-Pegel am M1-Pin in Verbindung mit inaktiven RD- und IORQ-Signalen bewirkt eine Rücksetzung der PIO-Logik. Somit wird ein sonst notwendiges zusätzliches Pin für die Rücksetzung der IS eingespart. Das ist notwendig aufgrund der Beschränkung durch das 40polige Gehäuse.
IORQ In/Out Request (Eingang, L-aktiv)

Dieses Signal ist ebenfalls ein Steuersignal der CPU. Es dient in Verbindung mit den PIO-Signalen CE, C/D Sel, B/A Sel und RD zur Kennzeichnung des Datenverkehrs zwischen CPU und PIO. Die nachfolgend dargestellte Besonderheit ist bei diesem Signal im Zusammenwirken mit der Ein-/Ausgabe-Einheit U855 zu beachten. Ein L-Pegel an diesem Pin (IORQ) in Verbindung mit einem aktiven M1-Signal bedeutet, dass die CPU die Anmeldung eines Interrupts durch eines der beiden Ports quittiert. Im selben Zyklus erfolgt daraufhin die Plazierung des entsprechenden Interruptvektors auf den Datenbus.
RD Read Cycle (Eingang, L-aktiv)

Das RD-Signal ist ebenfalls ein Steuersignal der CPU. Es dient zum Einschreiben von Informationen (Daten) in die CPU. In Verbindung mit den aktiven Zuständen der Signale CE, C/D Sel, B/A Sel und IORQ steuert es den Datentransport von der PIO in Richtung CPU.
Das für den Schreibvorgang benötigte Signal WR (write cycle) muss aufgrund der Beschränkung der Pinanzahl des Gehäuses ebenfalls intern generiert werden: 

(WR' = RD + CE + IORQ).
IEI Interrupt Enable Input (Eingang, H-aktiv)

Dieses Signal dient in Verbindung mit IEO zur Bildung einer systemweiten Interruptprioritätsfestlegung durch Kaskadierung aller interruptfähigen I/O-Geräte (PIO, SIO, CTC). H-Pegel an diesem Pin bedeutet, dass kein höherwertigeres Gerät zum aktuellen Zeitpunkt eine Interruptserviceroutine (ISR) durchführt bzw. angemeldet hat; die PIO ist also interruptfähig. L-Pegel verbietet die Anmeldung einer ISR bzw. unterbricht eine gerade in Bearbeitung befindliche ISR zugunsten des höherpriorisierten Geräts, sofern der maskierbare Interrupt der CPU freigegeben ist.
IEO Interrupt Enable Output (Ausgang, H-aktiv)

Dieses Pin führt L-Pegel, wenn die betreffende PIO oder ein höherwertigeres Gerät in der „daisy-chain" eine ISR in Bearbeitung bzw. angemeldet hat. H-Pegel erlaubt nachfolgenden Geräten die Anmeldung von Interrupts über die INT-Linie an die CPU.
INT Interrupt Request (Ausgang, open-drain, L-aktiv)

Das Signal INT dient zur Anmeldung eines Interrupts an die CPU. Die Qutittierung dieser Anmeldung erfolgt von der CPU durch die Signalei IORQ und M l ; die Interruptanmeldung wird daraufhin rückgesetzt.
A0 ... A7 Port A Bus (bidirektional, tristate)

Der 8-bit-Portbus des Kanals A dient zum Datenaustausch mit der Peripherie. 
A STB Port A Strobe Pulse (Eingang, L-aktiv)

Die Funktion dieses Eingangs hängt von der gewählten Betriebsart ab.
Byteausgabe: Das periphere Gerät quittiert den Empfang von Daten vom PIO-Port mit einer positiven Flanke; diese Flanke kann im Port zur Erzeugung eines Interrupts verwendet werden.
Byteeingabe: Wenn das Signal A STB aktiv ist, werden Daten vom Portbus (also von der Peripherie) in das Eingaberegister gespeichert; Interrupterzeugung ist möglich. 
Bidirektionaler Bytebetrieb: Während A STB aktiv ist, werden die Daten aus dem Ausgaberegister des Ports A auf den bidirektionalen Port-A-Bus durchgeschaltet; die positive Flanke des Signals quittiert den Empfang durch das periphere Gerät und kann eine Interruptanmeldung auslösen.
Bitorientierter Betrieb: Der Eingang wird nicht abgefragt. 
A RDY Port A Ready (Ausgang, H-aktiv)

Die Bedeutung dieses Ausgangs hängt ebenfalls von der gewählten Betriebsart ab. 
Byteausgabe: Das Signal wird aktiv, um anzuzeigen, dass Daten zur Ausgabe verfügbar sind und der Portbus einen eingeschwungenen Zustand erreicht hat.
Byteeingabe: Das Signal ist aktiv, wenn das Eingaberegister „leer" ist (also vor der positiven Flanke von A STB) und Daten von der Peripherie erwartet.
Bidirektionaler Betrieb: Der aktive Zustand des Signals zeigt an, dass Daten vom Ausgaberegister des Ports A auf dem Port-A-Bus verfügbar sind. Wenn A STB inaktiv ist, wird in dieser Betriebsart der Portbus auf Eingabe umgeschaltet (ist also „hochohmig"). 
Bitbetrieb: Der Ausgang wird nicht verwendet und ist inaktiv (führt also L-Pegel).
B0 ... B7 Port B Bus (bidirektional, tristate)

Der 8-bit-Portbus des Kanals B dient ebenso wie der Port-A-Bus zum Datenaustausch mit der Peripherie. Zusätzlich können durch dieses Port direkt Darlingtontransistorstufen angesteuert werden.
B STB Port B Strobe Puls (Eingang, L-aktiv)

Die Funktion dieses Pins entspricht in den Betriebsarten Byteeingabe, Byteausgabe und Bitbetrieb der des Signals A STB des Ports A. Wird der PIO in die Betriebsart bidirektionaler Bytebetrieb für Kanal A und Bitbetrieb 
für Kanal B gesetzt, so werden die beiden Pins B STB und B RDY für die Steuerung des bidirektionalen Datenaustauschs des Ports A verwendet.
Wenn der Eingang B STB in diesem Fall aktiv wird, werden Daten vom Port-A-Bus (also von der Peripherie) in das Eingaberegister des Ports A abgespeichert; gleichzeitig ist eine Interruptanmeldung mit der L/H-Flanke des Signals möglich.
B RDY Port B Ready (Ausgang, H-aktiv)

Die Funktion dieses Pins entspricht ebenfalls in den Betriebsarten Byteeingabe, Byteausgabe und Bitbetrieb der des Ausgangs A RDY des Ports A.
Im bidirektionalen Bytebetrieb des Ports A (Port B im bitorientierten Betrieb) ist der Ausgang B RDY aktiv, wenn das Eingaberegister des Kanals A neue Daten über den Port-A-Bus von der Peripherie erwartet.
2. Typische Zusammenschaltung mit Komponenten des Systems history menue scroll up

Zusammeenschaltung CPU - PIO ohne Treiberstufen

3. Technische Daten history menue scroll up