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Anschlussbelegung der Z80 CPU

Letztmalig dran rumgefummelt: 23.02.07 08:05:54

Implementiert in ein 40-poliges DIL-Gehäuse präsentiert sich die Z80-CPU mit einem 8 Bit breitem Daten-BUS als Aritmetic-Logical Unit mit 158 Basisbefehlen (insgesamt 796 Befehle) mit 3 leitungsfähigen Interruptmodi und einem linear adressierbarem Speichervolumen von 64 KByte (das entspricht 65536 Adressen). Die CPU verfügt über nur eine 5 Volt-Versorgungsspannung, einen Einphasentakt sowie einen automatischen Refresh für den Anschluss dynamischer RAMs. Alle Ausgänge sind TTL-kompatibel und können eine Standardlast treiben.

1. Anschlussdokumentation
2. Typische Zusammenschaltung mit Komponenten des Systems
3. Technische Daten

Pinbelegung der Z80-CPU

Schematische Struktur der Z80-CPU

Funktionale Pinbelegung der Z80-CPU

Schaltplangerechte Pinbelegung der Z80-CPU

... und hier die Anschlussbelegungen fehlerfrei als DIGCAD 4.0 Zeichnungen - gepackt als ZIP-Archiv zum Download

1. Anschlussdokumentation

A₀ ... A₁₅ Address Bus (Ausgänge, tristate) Der 16-bit-Adressbus der CPU stellt die Adressen für den Datenaustausch mit dem Speicher und den Ein-/Ausgabe-Einheiten bereit. Darüber hinaus wird über den Adressbus während der Refreshzyklen die Refreshadresse für dynamische RAM ausgesendet (A₀ ... A₆). Das Tristateverhalten der Adresslinien gestattet die Busübernahme durch andere Einheiten im DMA-Betrieb. A₀ ist das niederwertigste Adressbit.

D₀ ... D₇ Data-Bus (bidirektional, tristate) Der 8-bit-Datenbus der CPU dient dem eigentlichen Informationsaustausch zwischen Prozessor einerseits sowie dem Speicher und den Ein-/Ausgabe-Einheiten andererseits. Das Tristateverhalten ermöglicht ebenfalls eine Busübernahme im DMA-Betrieb. D₀ ist das niederwertigste Datenbit.

CP Clock Pulse (Eingang, 5-V-Pegel) Der Systemtakt dient zur Synchronisation der meisten internen Abläufe der CPU U880. Er ist ein zeitsymmetrischer Einphasentakt.

RESET Reset (Eingang, L-aktiv) Das RESET-Signal hat die Aufgabe, den Prozessor in einen Anfangszustand zu bringen. Es erfolgt ein Rücksetzen und eine Anfangsinitialisierung der CPU. Hierzu muss das Signal mindestens drei Taktzustände aktiv sein. Im einzelnen werden folgende Funktionen ausgeführt:

Rücksetzen des Programmzählers auf 0000H

Rücksetzen der Interruptfreigabeflipflops

Rücksetzen des Registers I auf 00H

Rücksetzen des Regisers R auf 00H

Setzen der Interruptbetriebsart IM0

Während des Rücksetzens gehen der Adressbus und der Datenbus in den hochohmigen sowie die Steuersignalausgänge in ihre inaktiven Zustände. Es wird somit ebenfalls kein Refresh durchgeführt.

WAIT Wait (Eingang, L-aktiv)
Dieses Signal gestattet die Einfügung von Wartezuständen in die Lese- und Schreibzyklen der CPU mit dem Speicher und den Ein-/Ausgabe-Einheiten. Somit wird eine Synchronisation der CPU U880 mit langsamen Einheiten ermöglicht.

M1 Machine-Cycle 1 (Ausgang, L-aktiv)
Dieses Steuersignal der CPU dient zur Kennzeichnung der Befehlsholezyklen. Darüber hinaus nimmt es in Verbindung mit dem aktiven Zustand des IORQ-Signals die Interruptquittierung vor.

MREQ Memory Request (Ausgang, tristate, L-aktiv)
Das MREQ-Signal zeigt eine Speicheroperation der CPU (Lesen, Schreiben oder Befehlsholen) an.

IORQ Input/Output Request (Ausgang, tristate, L-aktiv)
Dieses Steuersignal kennzeichnet den Datenverkehr zwischen Prozessor und dem durch den Adressbus (meist A₀ ... A₇) adressierten Ein-/Ausgabe-Gerät. In Verbindung mit M1 nimmt es die Interruptquittierung vor.

RD Read (Ausgang, tristate, L-aktiv)
Das RD-Signal zeigt an, dass eine Leseoperation mit dem Speicher oder der Peripherie ausgeführt wird.

WR Write (Ausgang, tristate, L-aktiv)
Das WR-Steuersignal der CPU ist aktiv, wenn der Datenbus gültige Daten für eine Schreiboperation enthält. Die letztgenannten vier Steuersignale dienen besonders zum direkten Datentransport. Sie weisen ein Tristateverhalten auf, damit im DMA-Betrieb andere Einheiten den Datenverkehr organisieren können.

RFSH Refresh (Ausgang, L-aktiv)
Dieses Signal kennzeichnet den Refreshzyklus der CPU U880. In Verbindung mit dem Steuersignal MREQ können dynamische Speicherelemente aufgefrischt werden.

HALT Halt (Ausgang, L-aktiv)
Der aktive Zustand dieses Ausgangs zeigt an, dass der CPU-Befehl HALT ausgeführt worden ist und der Prozessor sich im Haltzustand befindet. Dieser Zustand kann nur durch die Ausführung eines Interrupts bzw. durch RESET verlassen werden. Die CPU führt automatisch NOP-Befehle aus, um die Refreshfunktion aufrechtzuerhalten.

INT Interrupt Request (Eingang, L-aktiv)
Über diesen CPU-Steuereingang erfolgt die Anmeldung von maskierbaren Interrupts. Bei Interruptfreigabe der CPU reagiert der Prozessor mit dem Einschieben einer Bedienroutine in die Befehlsabarbeitung.

NMI Non Maskable Interrupt Request (Eingang, L-aktiv)
Der NMI-Eingang dient zur Anmeldung von nicht maskierbaren Interruptforderungen. Die vom Prozessor in den Befehlsablauf eingefügte Serviceroutine wird i. allg. für Not-Funktionen im Mikrorechner benutzt.

BUSRQ Bus Request (Eingang, L-aktiv) Dieses Steuersignal dient zur Anforderung des CPU-Bussystems. Es wird von einer Einheit zur Anmeldung der DMA-Betriebsart geliefert.

BUSAK Bus Acknowledge (Ausgang, L-aktiv)
Mit diesem Steuersignal quittiert die CPU U880 die Anmeldung einer Busanforderung an BUSRQ. Während des aktiven Zustands von BUSAK befinden sich der Datenbus, der Adressbus und die Steuersignale RD, WR, MREQ, IORQ im hochohmigen Zustand. Die anderen Ausgangssignale sind inaktiv. Der Datenverkehr kann somit von einer DMA-Einheit gesteuert werden.

2. Typische Zusammenschaltung mit Komponenten des Systems

Zusammeenschaltung CPU - PIO ohne Treiberstufen

3. Technische Daten

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... dieser Text wurde nach den Regeln irgendeiner Rechtschreibreform verfasst - ich hab' irgendwann einmal beschlossen, an diesem Zirkus nicht mehr teilzunehmen ;-)

„Dieses Land braucht eine Steuerreform, dieses Land braucht eine Rentenreform - wir schreiben Schiffahrt mit drei „f“!“

Diddi Hallervorden, dt. Komiker und Kabarettist

	A₀ ... A₁₅ Address Bus (Ausgänge, tristate) Der 16-bit-Adressbus der CPU stellt die Adressen für den Datenaustausch mit dem Speicher und den Ein-/Ausgabe-Einheiten bereit. Darüber hinaus wird über den Adressbus während der Refreshzyklen die Refreshadresse für dynamische RAM ausgesendet (A₀ ... A₆). Das Tristateverhalten der Adresslinien gestattet die Busübernahme durch andere Einheiten im DMA-Betrieb. A₀ ist das niederwertigste Adressbit.
	D₀ ... D₇ Data-Bus (bidirektional, tristate) Der 8-bit-Datenbus der CPU dient dem eigentlichen Informationsaustausch zwischen Prozessor einerseits sowie dem Speicher und den Ein-/Ausgabe-Einheiten andererseits. Das Tristateverhalten ermöglicht ebenfalls eine Busübernahme im DMA-Betrieb. D₀ ist das niederwertigste Datenbit.
	CP Clock Pulse (Eingang, 5-V-Pegel) Der Systemtakt dient zur Synchronisation der meisten internen Abläufe der CPU U880. Er ist ein zeitsymmetrischer Einphasentakt.
	RESET Reset (Eingang, L-aktiv) Das RESET-Signal hat die Aufgabe, den Prozessor in einen Anfangszustand zu bringen. Es erfolgt ein Rücksetzen und eine Anfangsinitialisierung der CPU. Hierzu muss das Signal mindestens drei Taktzustände aktiv sein. Im einzelnen werden folgende Funktionen ausgeführt: Rücksetzen des Programmzählers auf 0000H Rücksetzen der Interruptfreigabeflipflops Rücksetzen des Registers I auf 00H Rücksetzen des Regisers R auf 00H Setzen der Interruptbetriebsart IM0 Während des Rücksetzens gehen der Adressbus und der Datenbus in den hochohmigen sowie die Steuersignalausgänge in ihre inaktiven Zustände. Es wird somit ebenfalls kein Refresh durchgeführt.
	WAIT Wait *(Eingang, L-aktiv)* Dieses Signal gestattet die Einfügung von Wartezuständen in die Lese- und Schreibzyklen der CPU mit dem Speicher und den Ein-/Ausgabe-Einheiten. Somit wird eine Synchronisation der CPU U880 mit langsamen Einheiten ermöglicht.
	M1 Machine-Cycle 1 *(Ausgang, L-aktiv)* Dieses Steuersignal der CPU dient zur Kennzeichnung der Befehlsholezyklen. Darüber hinaus nimmt es in Verbindung mit dem aktiven Zustand des IORQ-Signals die Interruptquittierung vor.
	MREQ Memory Request (Ausgang, tristate, L-aktiv) Das MREQ-Signal zeigt eine Speicheroperation der CPU (Lesen, Schreiben oder Befehlsholen) an.
	IORQ Input/Output Request (Ausgang, tristate, L-aktiv) Dieses Steuersignal kennzeichnet den Datenverkehr zwischen Prozessor und dem durch den Adressbus (meist A₀ ... A₇) adressierten Ein-/Ausgabe-Gerät. In Verbindung mit M1 nimmt es die Interruptquittierung vor.
	RD Read (Ausgang, tristate, L-aktiv) Das RD-Signal zeigt an, dass eine Leseoperation mit dem Speicher oder der Peripherie ausgeführt wird.
	WR Write (Ausgang, tristate, L-aktiv) Das WR-Steuersignal der CPU ist aktiv, wenn der Datenbus gültige Daten für eine Schreiboperation enthält. Die letztgenannten vier Steuersignale dienen besonders zum direkten Datentransport. Sie weisen ein Tristateverhalten auf, damit im DMA-Betrieb andere Einheiten den Datenverkehr organisieren können.
	RFSH Refresh (Ausgang, L-aktiv) Dieses Signal kennzeichnet den Refreshzyklus der CPU U880. In Verbindung mit dem Steuersignal MREQ können dynamische Speicherelemente aufgefrischt werden.
	HALT Halt (Ausgang, L-aktiv) Der aktive Zustand dieses Ausgangs zeigt an, dass der CPU-Befehl HALT ausgeführt worden ist und der Prozessor sich im Haltzustand befindet. Dieser Zustand kann nur durch die Ausführung eines Interrupts bzw. durch RESET verlassen werden. Die CPU führt automatisch *NOP-Befehle* aus, um die Refreshfunktion aufrechtzuerhalten.
	INT Interrupt Request (Eingang, L-aktiv) Über diesen CPU-Steuereingang erfolgt die Anmeldung von maskierbaren Interrupts. Bei Interruptfreigabe der CPU reagiert der Prozessor mit dem Einschieben einer Bedienroutine in die Befehlsabarbeitung.
	NMI Non Maskable Interrupt Request (Eingang, L-aktiv) Der NMI-Eingang dient zur Anmeldung von nicht maskierbaren Interruptforderungen. Die vom Prozessor in den Befehlsablauf eingefügte Serviceroutine wird i. allg. für Not-Funktionen im Mikrorechner benutzt.
	BUSRQ Bus Request (Eingang, L-aktiv) Dieses Steuersignal dient zur Anforderung des CPU-Bussystems. Es wird von einer Einheit zur Anmeldung der *DMA-Betriebsart* geliefert.
	BUSAK Bus Acknowledge *(Ausgang, L-aktiv)* Mit diesem Steuersignal quittiert die CPU U880 die Anmeldung einer Busanforderung an BUSRQ. Während des aktiven Zustands von BUSAK befinden sich der Datenbus, der Adressbus und die Steuersignale RD, WR, MREQ, IORQ im hochohmigen Zustand. Die anderen Ausgangssignale sind inaktiv. Der Datenverkehr kann somit von einer DMA-Einheit gesteuert werden.